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2018-02-23 14:53:32

一、DDR4与DDR3之间对比

DDR4已经跃跃欲试，那么相比DDR3，都有了哪些比较重要的改进呢？我们一起来看一下：

1.DDR4内存条外观变化明显，金手指变成弯曲状，易于拔插并减少PCB压力。

2.DDR4内存内部使用点对点传输，频率提升明显，最高可达4266MHz。
3.DDR4内存容量提升明显，单根内存最高可支持到128GB。
4.DDR4功耗明显降低，电压降到1.2V、甚至更低。

每次内存升级换代时，必须支持的就是处理器。Haswell-E平台的内存同IVB-E/SNB-E一样为四通道设计，DDR4内存频率原生支持2133MHz，这相较IVB-E的DDR3原生1866MHz，起始频率有不小的提升。Haswell-E作为新的旗舰提升最大两点一个是6核升级8核，另一点是对DDR4的支持。上市初期整体成本相当高，并且不会同时支持DDR3和DDR4内存，所以增加了DDR4普及的门槛。

DDR4与DDR3内存差异二：外型

卡槽差异
DDR4 模组上的卡槽与 DDR3 模组卡槽的位置不同。两者的卡槽都位于插入侧，但 DDR4 卡槽的位置稍有差异，以便防止将模组安装到不兼容的主板或平台中。

增加厚度
为了容纳更多信号层，DDR4 模组比 DDR3 稍厚。

DDR4金手指变化较大

大家注意上图，宇瞻DDR4内存金手指变的弯曲了，并没有沿着直线设计，这究竟是为什么呢？一直一来，平直的内存金手指插入内存插槽后，受到的摩擦力较大，因此内存存在难以拔出和难以插入的情况，为了解决这个问题，DDR4将内存下部设计为中间稍突出、边缘收矮的形状。在中央的高点和两端的低点以平滑曲线过渡。这样的设计既可以保证DDR4内存的金手指和内存插槽触点有足够的接触面，信号传输确保信号稳定的同时，让中间凸起的部分和内存插槽产生足够的摩擦力稳定内存。

接口位置同时也发生了改变，金手指中间的“缺口”位置相比DDR3更为靠近中央。在金手指触点数量方面，普通DDR4内存有284个，而DDR3则是240个，每一个触点的间距从1mm缩减到0.85mm。

曲线边
DDR4 模组提供曲线边以方便插入和缓解内存安装期间对 PCB 的压力。

仔细看，是一个曲面

DDR4与DDR3内存差异三：参数

DDR4最重要的使命当然是提高频率和带宽。DDR4内存的每个针脚都可以提供2Gbps(256MB/s)的带宽，DDR4-3200那就是51.2GB/s，比之DDR3-1866高出了超过70％。默认频率DDR4 2133 CL15

DDR4 2133频率下带宽测试：48.4GB/s

从宇瞻32GB DDR4-2133内存来看，仅默认频率带宽就高达48.4GB/s，可见DDR4对系统性能提升重要性。

另外就是其它参数的改变，比如容量和电压。

DDR4在使用了3DS堆叠封装技术后，单条内存的容量最大可以达到目前产品的8倍之多。举例来说，目前常见的大容量内存单条容量为8GB（单颗芯片512MB，共16颗），而DDR4则完全可以达到64GB，甚至128GB。而电压方面，DDR4将会使用20nm以下的工艺来制造，电压从DDR3的1.5V降低至DDR4的1.2V，移动版的SO-DIMMD DR4的电压还会降得更低。

频率和带宽提升巨大

DDR4内存的每个针脚都可以提供2Gbps(256MB/s)的带宽，DDR4-3200那就是51.2GB/s，比之DDR3-1866高出了超过70％。

在DDR在发展的过程中，一直都以增加数据预取值为主要的性能提升手段。但到了DDR4时代，数据预取的增加变得更为困难，所以推出了Bank Group的设计。
Bank Group架构又是怎样的情况？具体来说就是每个Bank Group可以独立读写数据，这样一来内部的数据吞吐量大幅度提升，可以同时读取大量的数据，内存的等效频率在这种设置下也得到巨大的提升。

在DDR3内存上，内存和内存控制器之间的连接采用是通过多点分支总线来实现，这种设计的特点就是当数据传输量一旦超过通道的承载能力，无论你怎么增加内存容量，性能都不见的提升多少。
因此，DDR4抛弃了这样的设计，转而采用点对点总线：内存控制器每通道只能支持唯一的一根内存。这样设计的好处可以大大简化内存模块的设计、更容易达到更高的频率。不过，点对点设计的问题也同样明显：一个重要因素是点对点总线每通道只能支持一根内存，因此如果DDR4内存单条容量不足的话，将很难有效提升系统的内存总量。当然，这难不道开发者，3DS封装技术就是扩增DDR4容量的关键技术。

容量剧增 最高可达128GB
3DS（3-Dimensional Stack，三维堆叠）技术是DDR4内存中最关键的技术之一，它用来增大单颗芯片的容量。
3DS技术最初由美光提出的,它类似于传统的堆叠封装技术，比如手机芯片中的处理器和存储器很多都采用堆叠焊接在主板上以减少体积—堆叠焊接和堆叠封装的差别在于，一个在芯片封装完成后、在PCB板上堆叠；另一个是在芯片封装之前，在芯片内部堆叠。一般来说，在散热和工艺允许的情况下，堆叠封装能够大大降低芯片面积，对产品的小型化是非常有帮助的。在DDR4上，堆叠封装主要用TSV硅穿孔的形式来实现。

所谓硅穿孔，就用激光或蚀刻方式在硅片上钻出小孔，然后填入金属联通孔洞，这样经过硅穿孔的不同硅片之间的信号可以互相传输。在使用了3DS堆叠封装技术后，单条内存的容量最大可以达到目前产品的8倍之多。举例来说，目前常见的大容量内存单条容量为8GB（单颗芯片512MB，共16颗），而DDR4则完全可以达到64GB，甚至128GB。

更低功耗 更低电压
更低的电压：这是每一代DDR进化的必备要素，DDR4已经降至1.2V
首先来看功耗方面的内容。DDR4内存采用了TCSE ( Temperature Compensated Self-Refresh，温度补偿自刷新，主要用于降低存储芯片在自刷新时消耗的功率)、TCARtemperature Compensated Auto Refresh，温度补偿自动刷新，和T CSE类似）、DBI（Data Bus Inversion，数据总线倒置，用于降低VDDQ电流，降低切换操作）等新技术。
这些技术能够降低DDR4内存在使用中的功耗。当然，作为新一代内存，降低功耗最直接的方法是采用更新的制程以及更低的电压。目前DDR4将会使用20nm以下的工艺来制造，电压从DDR3的1.5V降低至DDR4的1.2V，移动版的SO-DIMMD DR4的电压还会降得更低。而随着工艺进步、电压降低以及联合使用多种功耗控制技术的情况下，DDR4的功耗表现将是非常出色的。

DDR4 layout设计

1、分类

时钟：CLK[0:3] 平面层参考GND

CTRL：CS#[0:3]，CKE[0:3]，ODT[0:3] 平面层参考GND

CMD：MA[0:15]，BS[0:2]，RAS$，CAS#，WE#，ALERT#（only on DDR4），平面层参考VCC

数据线：DQS[0:8]，DQS#[0:8],DQ[0:71] 平面层参考 GND

CTRL 、CMD、DATA与CLK之间的关系

1. Keep the DDR3L/DDR4 signal Die to DIMM0 and Die to DIMM1 Total Lengths for each signal as short as possible. For CMD and Ch. A DQS signals, it is the total channel length from CPU die to the furthest DIMM connector pad.

2. Byte[0] = DQ[7:0], DQS/DQS#[0]

Byte[1] = DQ[15:8], DQS/DQS#[1]

Byte[2] = DQ[23:16], DQS/DQS#[2]

Byte[3] = DQ[31:24], DQS/DQS#[3]

Byte[4] = DQ[39:32], DQS/DQS#[4]

Byte[5] = DQ[47:40], DQS/DQS#[5]

Byte[6] = DQ[55:48], DQS/DQS#[6]

Byte[7] = DQ[63:56], DQS/DQS#[7]

Byte[8] = DQ[71:64], DQS/DQS#[8]

3. CH A: Max DQ stub length < 250mils | Die to DIMM1 DQ length - Die to DIMM1 DQS length | < 10 mils 290 mils < (Die to DIMM0 DQ length - Die to DIMM0 DQS length) < 310 mils | DQ[x] Stub length to DIMM0 – DQ[x] Stub length to DIMM1 | < 10 mils Within a byte, | DQ[x] Stub length to DIMM0 – DQ[y] Stub length to DIMM0 | < 25 mils Spacing within the pinfield region can be as tight as 5mils

阻抗

DQS：68ohm，70ohm

DQ：40ohm ，42ohm

CTRL: 39ohm，40ohm

CMD：32ohm，34ohm，35ohm

CLK：62ohm